FPGA-piirin testaus SystemVerilogilla

Abstract

Toimeksiantajana opinnäytetyössä oli CENTRIA, Keski-Pohjanmaan Ammattikorkeakoulun tutkimus- kehitys- ja täydennyskoulutusyksikkö. Työn aiheena oli FPGA- testaus SystemVerilogilla. Tavoitteena oli tutkia SystemVerilog standardin ominaisuuksia ja esimerkkien avulla hahmottaa lukijalle FPGA- testauksen sekä OVM- testausjärjestelmän toimintaa. Lukijalle selvitettiin myös käytettyjen työkalujen toiminta. Työstä käy ilmi SystemVerilog- standardin tehokkuus mutta myös standardin ongelmat. Standardin ongelmat liittyvät käytännön toteutuksiin sen käyttöönotossa, erityisesti siihen liittyvän tiedon jakelussa.

The mandator of this thesis was Centria, research and development unit of Central Ostrobothnia University of Applied Sciences. The subject of the thesis was study FPGA- verification using SystemVerilog- language. My goal was to observe features of the SystemVerilog standard and clarify to the reader the opreation of the FPGA verification and OVM verification system. The reader was also told the operation of the tools being used. Thesis shows effectiveness of SystemVerilog- standard, but also reveal some problem with standard. Problems are related to the practical implementation of its deployment, especially in the distribution of related information.