FPGA-pohjainen väyläanalysaattori

Abstract

Tutkimuksen tavoitteena oli kehittää väyläanalysaattori käytetäväksi ESD-testien aikana. Analysaattorin tulee lukea haluttua tiedonsiirtoväylän tilaa ja lähettää kyseinen data tietokoneelle analyysia varten. Analysaattorin itsessään täytyy myös olla häiriövapaa. Analysaattorin yksi vaatimuksista oli, että sen täytyi pystyä siirtämään suuria määriä dataa. Analysaattori toteutettiin FPGA:lla työn vaatimien suurien tiedonsiirtonopeuksien vuoksi. Laite koostuu korkean impedanssin mittapäistä, jotka kiinnitetään luettavaan tiedonsiirtoväylään FPGA-prosessorista, jossa tiedonsiirtokehyksen luonti, lähetys ja populointi analysoitavan kaistan jännitetiloilla tapahtuu, FPGA:n kytketystä Ethernet PHY-lohkosta, jossa generoitu kehys välitetään kuituyhteyttä pitkin tietokoneelle. Kommunikointi FPGA:n ja PHY:n välillä tapahtuu MII-protokolla käyttäen. Lähetetyt Ethernet-paketit kerätään wiresharkilla. Analysaattori häiriösuojataan kotelolla. Analysaattoria suunniteltaessa tulee huomioida myös analysaattoriin kohdistuvat häiriöt. Ulkoisia häiriöitä kompensoimiseksi, täytyy piirikorttisuunnitelussa tehtävät kytkökset optimoida. Valmis analysaattori vastasi oletuksia. Se ei häirinnyt testattavaa laitetta ja kykeni lukemaan haluttua 10 Mhzn signaalia ongelmitta.